A Base da Hierarquia

A hierarquia de memória depende do compromisso entre RAM Estática (SRAM) e RAM Dinâmica (DRAM). A SRAM utiliza uma célula de memória bistável de 6 transistores célula de memória bistável. Imagine um pêndulo invertido: ele é estável em duas posições, mas metaestável no meio. Essa bistabilidade torna-a rápida, cara e insensível a perturbações. Em contrapartida, a DRAM armazena bits como carga em um pequeno capacitor (aproximadamente 30 × 10⁻¹⁵ farads). Como a carga se perde com o tempo, a DRAM é mais lenta e exige atualização constante.

Organização da DRAM e Transações de Barramento

Para minimizar o número de pinos, os bits da DRAM são divididos em $d$ supercelulas em uma grade $r \times c$, onde $rc=d$. Acessar dados requer um processo em duas etapas: o Controlador de Memória envia um RAS (Sinal de Acesso à Linha), movendo uma linha para o buffer de linha, seguido por um CAS (Sinal de Acesso à Coluna). Isso explica por que sumarraycols é intrinsecamente mais lento: ele falha repetidamente no buffer de linha.

Movimentação de Dados

Os dados viajam por meio de transações de barramento através do Barramento de Sistema e Barramento de Memória, interligado pelo puddle I/O. Uma movq A, %rax instrução (transação de leitura) dispara o bridge para traduzir o pedido da CPU nos sinais da grade da DRAM.